计算机组成原理
计算机组成原理回答"一台计算机由什么构成、指令如何执行"，是软件一切性能假设的物理源头。它解决的认知问题：程序员写的代码最终变成什么？为什么内存访问比磁盘快几个数量级？为什么同一段代码在不同 CPU 上快慢不同？软件的性能直觉，几乎都能在硬件组织方式上找到解释。
提示
组成原理的统一视角是"速度与容量的权衡"：越快的存储越贵、容量越小，计算机用分层存储逼近"大而快"的目标；CPU 则用流水线、缓存、预测等技巧掩盖慢部件的等待。理解本文后，再回看 操作系统 和 编译原理，会看到它们的设计都在适配这套硬件现实。
冯诺依曼结构
现代计算机都遵循冯诺依曼结构：存储程序——指令和数据放在同一块内存里，由 CPU 取指执行。五大部件各司其职：
| 部件 | 职责 | 日常对应物 |
|---|---|---|
| 运算器（ALU） | 执行加减乘除、逻辑运算 | 计算器的核心 |
| 控制器 | 取指令、译码、指挥各部件协同 | 交通指挥中心 |
| 存储器 | 存放指令和数据 | 仓库 |
| 输入设备 | 键盘、网卡等，把外部信息送入计算机 | 收货口 |
| 输出设备 | 显示器等，把结果送出 | 发货口 |
CPU 执行指令的循环是：取指（按程序计数器 PC 取一条指令）→ 译码（理解这条指令做什么）→ 执行（运算器干活）→ 更新 PC 取下一条。程序不过是一串指令 + 一个不断推进的 PC。以一条 LOAD R1, [1000]（把内存 1000 号地址的值装入寄存器 R1）为例：取指阶段把这条指令从内存搬到指令寄存器，译码阶段识别出"这是加载指令、目标是 R1、源是地址 1000"，执行阶段从内存读出数值写入 R1，最后 PC +4 指向下一条指令（每条指令 4 字节）。
CPU 内部结构
CPU 内部围绕一组寄存器和一条数据通路组织：寄存器（暂时存放操作数和结果，最快但容量最小）、ALU（运算器）、控制单元（译码与指挥）。程序员可见的寄存器（如 x86 的 EAX、RISC-V 的 x0-x31）是编译器分配变量的"临时工位"——编译原理 的寄存器分配阶段，就是把程序的临时变量安排到这些物理寄存器上。
寄存器和内存的区别
寄存器在 CPU 内部，访问延迟约 1ns；内存要经过总线和存储控制器，延迟约 100ns。编译器优先把热点变量放寄存器、放不下的才"溢出"到内存，这就是"局部变量比全局变量快"的底层原因。
存储层次
存储层次是组成原理最重要的设计：用分级存储逼近"寄存器的速度 + 磁盘的容量"。每一层的延迟差距是理解性能的关键数字：
| 层级 | 典型延迟 | 相对慢的倍数 |
|---|---|---|
| 寄存器 | 1ns | 1× |
| L1 缓存 | 1-4ns | 4× |
| L3 缓存 | 15ns | 15× |
| 内存 | 100ns | 100× |
| SSD | 0.1ms | 10 万× |
| 机械硬盘 | 10ms | 1000 万× |
分层能成立的前提是局部性原理：程序访问内存时倾向于访问附近的数据（空间局部性）和刚访问过的数据（时间局部性），所以把最近用过的数据放在快层，命中率可以做到 90% 以上。缓存行（通常 64 字节）是按块搬数据的单位：一次搬一块进缓存，数组遍历时相邻元素都在同一块里，这就是"数组遍历比链表快"的直接原因——链表节点分散，几乎每次访问都缓存未命中。
缓存一致性问题
多核 CPU 每个核心有自己的 L1/L2 缓存，同一个内存地址可能同时存在于多个核心的缓存里，某个核心修改后其他核心必须看到新值——这就是缓存一致性协议（如 MESI）要解决的。程序员层面，这表现为多线程共享变量需要加锁或用原子操作：不加同步，一个线程的修改可能"看不见"。
CPU 流水线与指令级并行
流水线把一条指令的执行拆成多个阶段（取指、译码、执行、访存、写回），不同指令的阶段重叠执行——像工厂流水线，工人各干各的工序。理想情况下吞吐量提升 5 倍（5 级流水），但流水线依赖指令间无依赖：
- 数据冒险：下一条指令要用上一条的结果，必须等待（
a = b + 1; c = a * 2，第二条要等第一条算完 a） - 控制冒险：分支指令要等条件判断完才知道下一条取哪条，流水线可能已经预取了错误方向
现代 CPU 用乱序执行（没有依赖的指令先跑）和分支预测（猜分支走向，猜错则回滚）来缓解。分支预测是现代 CPU 性能的秘密武器：预测准确率 99% 时流水线几乎不浪费，降到 90% 时性能可以差一个数量级——这也是性能分析时"分支密集代码难优化"的原因。
指令集与 RISC/CISC
指令集是软件与硬件的契约：编译器把高级语言翻译成指令集规定的指令（见 编译原理），CPU 按指令集实现。两大流派：
- 指令多而复杂，一条指令干很多事，如 x86 的
rep movsb（一次搬一串字节） - 优点：汇编编程方便、指令密度高（同样功能代码更短）
- 缺点：指令变长、解码复杂，不利于流水线
- 代表：x86（PC、服务器）
- 指令少而简单、长度固定，一条指令只干一件事
- 优点：解码简单、易流水线化、功耗低
- 缺点：同样功能需要更多条指令（代码膨胀）
- 代表：ARM（手机）、RISC-V
手机芯片用 ARM（RISC）、PC 服务器用 x86（CISC）的格局，正是两者在功耗与兼容性上权衡的结果。x86 内部早已把复杂指令翻译成类似 RISC 的微操作再执行——两大流派在实现层面趋同：复杂度从"硬件解码"转移到了"翻译层"。
性能公式
CPU 执行时间 = 指令数 × 每指令周期数（CPI）× 时钟周期。三个因子对应三个优化方向：
执行时间 = 指令数 × CPI × 时钟周期
↑ ↑ ↑
编译优化 微架构 频率
（编译原理）（流水线）（工艺）以一段 10 亿条指令的程序为例：3GHz 机器（时钟周期 0.33ns）、CPI=2，执行时间 = 109 × 2 × 0.33ns ≈ 0.67 秒。把 CPI 从 2 降到 1.5（流水线优化），时间缩短到 0.5 秒——优化硬件和优化代码都能省时间，但量级不同：分支预测失效一次浪费 20 个周期，而一次缓存未命中浪费 100 个周期，所以"让数据访问更连续"往往比"少写几行代码"收益大得多。
中断
中断是硬件主动通知 CPU 的机制：网卡收到数据包、键盘被按下时，设备通过中断线打断 CPU 当前工作，CPU 保存现场、执行中断处理程序、再恢复现场。没有中断，CPU 只能轮询等待设备，空转浪费算力。中断的优先级、屏蔽与恢复由操作系统管理（见 操作系统），但触发机制是硬件的——这是软硬件协作的典型接口。
与软件技术栈的连接
- 操作系统 是直接跑在硬件上的资源管理器：特权级切换依赖 CPU 的指令权限设计，MMU 是内存管理（分页）的硬件执行者
- JVM 的字节码最终由 JIT 编译成目标机器的指令，同一份字节码在不同指令集上产生不同机器码
- 网络、数据库的性能调优（缓存大小、内存分配）都以存储层次的延迟数字为决策依据
在 计算机科学 的抽象层次图里，组成原理是最底层——向上支撑操作系统与编译器，软件工程师对"快与慢"的直觉，最终都要落到这张图上。